台积电在其欧洲OIP论坛展示的一张幻灯片阐明了其A14（1.4nm级、前置供电）制程（计划于2028年投片）相较于直接前代的优势。结果显示，A14在相同功耗和复杂度下可提供16%的性能提升同花配，在相同频率和复杂度下可实现27%的功耗下降，相比N2（2nm级、前置供电）而言。然而，要充分释放下一代制造技术的潜力，芯片设计者可能需要使用更智能的电子设计自动化（EDA）工具。
当代工厂公布新制程技术时，通常会披露一系列指标，以展示不同代际之间的相对差异。随着制程节点的开发推进，芯片制造商会获取更多关于其能力的数据，并因此随着时间逐步明确这些特性。这正是台积电A14的情况。此前，公司曾表示，相较于N2，A14将在相同功耗和晶体管数量下提供10%至15%的性能提升，在相同频率和复杂度下实现25%至30%的功耗降低，以及约20%更高的‘混合芯片’晶体管密度。正如幻灯片所示，新的节点性能略高于预期，但在功耗方面仍位于之前预测的中间值。
台积电展示此幻灯片是为了显示其制程技术的可扩展性，作为更广泛宣称摩尔定律仍然活跃、尽管速度放缓并面临严峻挑战的努力的一部分。与此同时，幻灯片仅列出了主要主流节点，省略了N3B（主要用于苹果和英特尔）以及如N3P、N2P等节点间的升级。虽然提及N3X、N2X和A16是合理的，因为这些制程技术面向特定应用，但缺少节点间更新会在一定程度上模糊它们的重要性及带来的进步，凸显了多年来的增量提升。
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幻灯片显示，从N7（2018年节点）升级到A14（2028年节点）在相同功耗下的性能提升了1.83倍，功率效率提升了4.2倍，数据相当惊人。但两者相隔十年。台积电还指出，每代全新主流工艺相较前一节点可实现约30%的功耗下降。相比之下，性能提升仅在15%至18%之间，这在一定程度上凸显了台积电在设计这些制程时更注重功耗而非性能的提升。
有趣的是，提升设计功耗效率的方式不仅限于台积电节点本身。例如，芯片设计者可以使用由AI驱动的Cadence Cerebrus AI Studio和Synopsys DSO.ai自动布局布线（APR）EDA工具，这些工具通过强化学习在不同制程技术和版图之间探索更广阔的优化空间，并自动调节设计参数和平面布局，以提升性能、功耗和面积（PPA）。
幻灯片指出同花配，这种方法通过优化的APR流程可节省5%的功耗，进一步通过优化的金属层方案再提升2%，合计可实现约7%的整体功耗下降，这与台积电通过节点间改进能够达到的效果相当。当然，这类承诺需审慎对待，因为并非所有设计都能优化到此程度。尽管如此，无法否认的是，EDA工具尤其是更智能的APR工具，正日益在利用现代制程实现更高性能、更低功耗方面发挥更大作用。
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